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职位详情

• 合肥
• 5-10年
• 硕士

• Python
• Shell
• Verilog
• Perl
• FPGA开发

职责描述： 1、负责UVM验证平台的搭建； 2、和软、硬件设计人员协同工作，制定验证计划、构造具体testcase； 3、独立调试，定位问题，并协同软、硬件工程师解决问题。 任职要求： 1、 通信、计算机、电子等专业硕士以BOSS直聘上学历，5年以上工作经验； 2、 熟练使用Verilog/SystemVerilog，熟悉UVM验证方法学；熟练使用EDA编译、仿真、Debossbug工具； 3、 熟悉PCIE、AXI、DDR3/4等直聘协议的优先考虑； 4、 熟悉至少一种编程语言(Perl/Python/Makefile/Shell等)，并有一定的脚本编程能力； 5、 具有良好的英文沟通、阅读、书写能力BOSS直聘。