职位&公司对比

职位详情

• 上海
• 5-10年
• 本科

• Verilog
• Perl
• PR
• 数字后端
• NPU

职位描述/工作职责 1. 负责 SoC full chip design planning / partition / IO integration / timing bugdet / clock tree strategy 工作； 2. 擅长 high performance & high congestion design 的分析和优化 岗位要求/任职要求 必备经验/技能： 1. 具备8年或10年以上相关工作经验； 2. 熟悉主流后端implmentation和kanzhunsignoff工具； 3.熟悉业界主流工艺，能熟练运用foundary PDK kanzhun 4. 熟悉Verilog/SDC语法和流程； 5. 熟悉M直聘akefile/Tcl/Perl等脚本处理语言 6. 具备良好的沟通能力、以及良好的英语读写能力（需过英语六级) 7. 具备工作抗直聘压能力和态度认真，责任心强。 具备以下经验/技能，优先考虑： 1. 有过实际大规模数字集成电路数字后端工作经验优先； 2. 有过advanced工艺16nm；7nm以及以下工艺经验优先； 3. 具备Automotive项目经验者优先。