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招聘中
  • 半导体/芯片
  • 不需要融资
招聘中

版图设计工程师

-K
  • 电子/半导体/集成电路
  • 已上市

职位详情

  • 长沙
  • 不限
  • 硕士
  • 芯片设计
  • IC设计/应用工程师
  • 硬件测试
  • Verilog
  • Perl
  • 电子半导体
  • IC验证工程师
  • IC验证

一、需求专业: 微电子、计算机、通信、电子信息等相关专业 二、岗位职责: 1、负责项目立项阶段目标芯片需求分析、功能模块设计boss大纲编写; 2、集成电路产品的逻辑设计开发、设计模来自BOSS直聘拟与仿真及设计迭代与完善; 3、集成电路产品的逻辑综合及后端仿真; 4、集成路产品的芯片测试与工程文档整理。 三、岗位要求: 1、熟悉硬件描述语言(Verilog)以及EDA工具软件使用; 2、熟悉计算机硬件、计算机体系结构; 3、熟悉VLSI设计及IC设计流程; 4、kanzhun熟悉Linux操作系统及Perl、Tcl等脚本语言基本应用; 5、硕士、博士kanzhun研究生优先。

职位详情

  • 长沙
  • 1-3年
  • 大专
  • cadence virtuoso
  • calibre

岗位职责: 1、根据芯片的布局,设计模块的内部布局并完成模块的版图设计; 2、按照设计工程师的要求进行版图设计,包括信号走线,电阻来自BOSS直聘及晶体管的匹配,大流走线,ESD器件,Latch up 等方面的考虑; 3、独立完成芯片模块设计,Top Laybossout连线及数据验证检查; 4、完成数据的tapeout工作及JDV检查。 任职要求: 1、电子类相关专业,大专及以上kanzhun学历,2年以上独立项目工作经验; 2、熟悉IC版图知识,了解一定电路知识,有IC版图项目经验优先;来自BOSS直聘   3、熟悉IC版图的相关EDA工具,如cadence virtuoso,calibre 等工具,熟练阅读工艺厂商的设计规划;  4、工作积极主动、吃苦耐劳,具有良好的学习能力、沟通能力和团队合作精神。

技能解析

专有技能
  • 电子信息
  • 脚本语言
  • 设计流程
  • 博士研究
  • 文档整理
  • 需求分析
  • 设计开发
  • 工具软件
  • 集成电路
  • 项目立项
相同技能
  • EDA工具
  • 模块设计

数据来自CSL职业科学研究室

技能解析

专有技能
  • 团队合作精神
  • 设计工程
  • 沟通能力
  • 项目工作
  • 合作精神
  • 沟通能力和
  • 学习能力
  • 团队合作
相同技能
  • EDA工具
  • 模块设计

数据来自CSL职业科学研究室

工作时间

上午09:00   -   下午05:30
双休偶尔加班

工作时间

上午08:30   -   下午05:30

公司福利

  • 补充医疗保险
  • 定期体检
  • 加班补助
  • 年终奖
  • 带薪年假
  • 员工旅游
  • 免费班车
  • 餐补
  • 通讯补贴
  • 交通补助
  • 节日福利
  • 七险一金
  • 周末双休
  • 节假日福利
  • 入职健康体检
  • 弹性工作时间

公司福利

  • 节日福利
  • 通讯补贴
  • 团建聚餐
  • 零食下午茶
  • 餐补
  • 员工旅游
  • 带薪年假
  • 全勤奖
  • 股票期权
  • 绩效奖金
  • 年终奖
  • 定期体检
  • 五险一金
  • 员工宿舍
更新于 2025-01-23