职位&公司对比
职位详情
- 合肥
- 5-10年
- 本科
- 电路设计
- RTL设计
- Verilog
- FPGA
- 设计、实现和调试 FPGA 以加速算法执行（从与周期无关的 C 参考代码开始） - 支持FPGA板卡设计，帮助硬件调配 - 支持主机系统开发人员与FPGA板卡接口 基本要求： - 扎实的 RTL 编码技能，最好使用 Verilog - 从综合到比特流下载和调试，全面掌握 Vivado 或等效的 直聘FPGA 设计工具 - 硕士学历5 年以上或 本科毕业 7 年以上工作经验 首选资格： - BOSS直聘专家级熟悉 Xilinx 和 Altera（英特尔）平台 - 修改最初为 FPGA 实现的 ASIC 综合而编写的 RTL 的经验 - 以下一个或多个领域的领域知识：加密（如 HASH-n；来自BOSS直聘AES）； PCIe； 动态随机存取存储器控制器boss ***** 办公室租约在谈中
职位详情
- 合肥
- 5-10年
- 本科
- 数字前端
- Verilog
- RTL
- Debug
工作职责 1. 常见内存块的电路设计，如Xdec、Ydec、HV电路、电荷泵、电平移位器、灵敏放大器； 2. 全芯片级电路图集成； 3. 使用数字(基于Verilog)和/或类spice模拟器(Finesim, XA)为模块级和全芯片级定义和实现验证环境； 4. 在Verilog或类似spice的环境中执行版图参数提取后的n直聘etlist级模拟； 5. 支持为模块级和全芯片级仿真生成各种测试向量； 6. 理解I/O时序定义，并对时序参数进行鲁棒性验证； 7. 对工艺角进行模拟，提出解决方案，降低灵敏度，提高性能； 8. 在原型设计阶段支持芯片调试； 9. 参与修订更改版本控制和流片。 工作技能 1. 有内存产品的经验，非易失性的更好 2. Verilog/System Verilog语言,RTL 3. 熟练使用芯片级Spice类仿真器，如Finesim、HBOSS直聘sim、XA等kanzhun 4. 熟悉脚本语言优先(Tcl, P来自BOSS直聘erl, Phyton) 5. 具有主动性、创新性、良好的沟通能力和团队合作精BOSS直聘神 6. 具有良好的解决问题的能力 7. 具有自我激励的精神
技能解析
- ASIC
- FPGA
- 系统开发
数据来自CSL职业科学研究室
技能解析
- 脚本语言
- 团队合作精神
- 解决问题的能力
- 沟通能力和
- 解决问题
- 团队合作
- 电路设计
- 解决方案
- 沟通能力
- 原型设计阶段
- 合作精神
- 好的沟通
- 提出解决方案
数据来自CSL职业科学研究室
工作时间
公司福利
- 交通补助
- 生日福利
- 节日福利
- 免费工装
- 团建聚餐
- 零食下午茶
- 员工旅游
- 带薪年假
- 股票期权
- 绩效奖金
- 年终奖
- 定期体检
- 五险一金
电子营业执照
京公网安备11010502032801