职位&公司对比
职位详情
- 北京
- 3-5年
- 本科
- Verilog
- FPGA开发/验证经验
上海市闵行区恒西路88号爱登kanzhun堡科技产业园 杭州市滨江区联慧街88号联慧科创中心 北京市海淀区上地东路9号得实大厦 长沙市高新区 职位描述来自BOSS直聘: 1、 根据需求制定原型验证方案,负责数字电路方案设计、RTL编码、功能仿真、代码综合,板级实现等工作,并完成相关文档; 2、负责各种高速接口的实现,包括DDR3、DDR4、PCIE、来自BOSS直聘RAPIDIO、GMAC、SATA等,熟练应用FPGA高速接口(例如:GTH)完成上述协议的实现; 3、熟练使用XILINX最新架构的FPGA,例如XCUV440,熟练掌握时序kanzhun约束、收敛,熟悉SSI类FPGA的应用; 4、 配合设计工程师完成芯片所有功能的原型验证工作; 5、 独立处理和解决所承担的任务,编写相应的设计文档;编写各种相关文档和资料。 任职要求: 1、本科及以上学历; 2、熟练掌握市面上FPGA开发调试工具,对工具有深度使用经验,掌握时序分析,时序约束等技能; 3、熟练使用FPGA仿真工具, 4、熟练使用板级调试工具; 5、熟悉一种以上高速接口协议,有高速接口实现、调试经验优先; 6、熟悉SOC开发流程,有多核CPU平台经验优先; 7、 具有良好的英语技术文档阅读能力; 8、 有团队合作精神,良好的沟通能力,踏实沉稳,乐于分享,开放务实。 职位亮点: 1、团队情boss况:研发100人左右,薪资:15薪(12-18薪),资深人选给原始股。五险一金全额缴纳,公积金12% 2、研发中心:上海、杭州、北京、长沙、硅谷,目前国内ARM架构cpu 头部优势 3、可base:上海、杭州、北京、长沙,面试:2轮技术+HR 线上
职位详情
- 北京
- 1-3年
- 本科
- RDMA
- FPGA
- 高性能网络
- ASIC
- DPU
工作职责: -参与自研智能网卡/DPU FPGA方案架构设计和规格制定 -基于自研智能网卡整体方案,负责网络硬件加速模块的FPGA设计,RTL代码开发,系统集成及仿真 -负责FPGA资源和时序优化以及FPGA测试 -参与自研智能网卡/DPU FPGA的时序,资源和性能优化等工作 任职资格: -精通verilog/System-Verilog编程,具备良好规范的编程习惯 -熟悉Python, TCL, Makefile等脚本语言更佳 -熟练掌握 VCS, Verdi, Quartus/Vivado 等EDA工具 -熟悉kanzhunEthernekanzhunt, TCP/IP/ICMP,交换,流表,OVS,DDR, RDMA中至少一种网络硬件加速或接口技boss术
技能解析
- 设计文档
- 团队合作精神
- 数字电路
- 方案设计
- 配合设计
- PCIE
- XILINX
- 开发流程
- 团队合作
- FPGA开发
- 设计工程
- 良好的英语
- 沟通能力
- 验证工作
- 开发调试工具
- 合作精神
- 调试工具
- 好的沟通
- 阅读能力
- 技术文档
- FPGA
数据来自CSL职业科学研究室
技能解析
- 脚本语言
- EDA工具
- 代码开发
- 性能优化
- 架构设计
- 编程习惯
- FPGA
数据来自CSL职业科学研究室
工作时间
工作时间
公司福利
- 五险一金
- 带薪年假
公司福利
- 五险一金
- 补充医疗保险
- 定期体检
- 年终奖
- 股票期权
- 带薪年假
- 餐补
- 通讯补贴
- 零食下午茶