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• 北京
• 不限
• 硕士

• Verilog
• FPGA开发
• 电路设计

职责描述：  1.从事通信导航类算法的ASIC实现；  2.与算法设计人员沟通定义模块需求、编写设计文档，独立完成模块设计； 3kanzhun.独立完成模块的自验证，资源和kanzhun时序分析； 4.协助验证人员完成模块级验证和系统级验证； 5.辅助团队完成基于FPGA的芯片原型开发和调试；  任职要求：  1.熟练掌握 verilog 进行RTL设计，具有三年以上工作设计经验；  2.熟练掌握ASIC实现流程及各种工具，包括DesignCompiler，PrimeTime，Formality，SpyGlass ；  3.熟悉TSMC工艺者更佳； 4.熟悉AMBA总线协议更佳；  5.熟悉CMatlab调试经验更佳；  直聘6.具有良好的沟通能力，较强的协调能力，以及团队合作意识boss。